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复位信号RESET#和时钟使能信号CKE信号之间要求满足以下时序：

对上图中的1, 2, 3和4说明如下：

1）CKE在RESET#有效区间，可以有一段时间不稳定

在ＲＴＬ设计的仿真阶段，200us的reset#时间可能需要很长的仿真时间，为加快仿真在testbenches 中可以考虑缩短至如1us，忽略DDR controller的行为级仿真模型模型报出的200us的最小复位时间要求. 比如：

task reset；//verilog task

begin

    $display("Ignore initial reset period warining during func simulaiton");

    ...

end

endtask

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